DRAMs - Ciclos de Leitura/Escrita
A temporização das operações de leitura e escrita para uma memória DRAM são mais complexas que as operações de uma SRAM. A multiplexação do barramento de endereços aumenta a complexidade da interface entre a DRAM e a CPU. A Fig.1 mostra a lógica necessária para controlar uma memória dinâmica . O bloco de temporização e contrôle(Timing and Control) deve executar a multiplexação de endereços e gerar os sinais CAS e RAS ativos BAIXOS necessários.

Fig.1
As figuras abaixo mostram os sinais de temporização para as operações de leitura e escrita em uma DRAM.
Ciclo de Leitura
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O sinal MUX, uma entrada de seleção de multiplexador, controla quais os bits de endereços, se a parte superior ou inferior do endereço, serão apresentados nas entradas de endereços da memória DRAM.
Evento |
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| t0 | MUX torna-se BAIXO para aplicar os bits de endereço de linha às entradas de endereço da DRAM |
| t1 | |
| t2 | MUX torna-se ALTO para aplicar os bits de endereço de coluna às entradas de endereço da DRAM |
| t3 | |
| t4 | DRAM coloca dados válidos da célula de memória selecionada na linha DATA OUT(Saída de Dados) |
| t5 |
Ciclo de Escrita
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Evento |
|---|---|
| t0 | MUX torna-se BAIXO para aplicar os bits de endereço de linha às entradas de endereço da DRAM |
| t1 | |
| t2 | MUX torna-se ALTO para aplicar os bits de endereço de coluna às entradas de endereço da DRAM |
| t3 | |
| t4 | Dados a serem escritos são colocados nos pinos de dados(DATA IN) da DRAM |
| t5 | R/W é pulsado BAIXO para escrever os dados na célula selecionada |
| t6 | Os dados de entrada são removidos dos pinos de entrada de dados(DATA IN) da DRAM |
| t7 |
| Questões de Revisão Tente resolver on-line um teste sobre os ciclos de operação de leitura/escrita de uma DRAM. |
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| Memórias DRAMs apresentam muita dúvidas para o usuário na hora de escolher. Esta página esclarece várias dúvidas no uso de DRAMs. |
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