Memórias de Acesso Aleatório(Random Access Memories - RAMs)
As memórias RAMs são empregadas
para armazenamento temporário de programas e dados.
Principal vantagem: operações de leitura/escrita com iguais facilidades.
Principal desvantagem: volatilidade.
Arquitetura das Memórias RAMs
RAMs são encontradas nas capacidade:
1K, 4K, 8K, 16K, 128K, 256K, 1M, 4M, 16M
Uma
RAM apresenta palavras de 1, 4, 8
e 16 bits.
RAM 64x8-palavrasXbits
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Operação de Leitura: | |||||||
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| Operação de Escrita: | ||||||||
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| Operação Seleciona Circuito: | ||||||||
 Todas as entradas/saídas em Hi-Z |
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 Memória está desselecionada |
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 Memória está selecionada |
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| Fig.1 | ||||||||
Para economizar pinos na periferia do CI, as memórias RAMs combinam o pino de entrada/saída de dados em um único pino.
Memórias
RAMs Estáticas - SRAMs
As
SRAMs armazenam os dados enquanto a
tensão de alimentação estiver aplicada ao circuito
integrado. A célula de memória pode ser um latch ou flip-flop.
Tecnologias de SRAMs: Bipolar, MOS e BiCMOS.
Tecnologias mais usuais: NMOS e CMOS.
As
SRAMs bipolares são mais rápidas, enquanto as MOS apresentam menor custo e maior capacidade.
Temporização de SRAM
A nomenclatura dos parâmetros varia de fabricante
para fabricante.
Ciclo de Leitura
Fig.2
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Definição
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| t0 | instante de aplicação do novo endereço |
| t1-t0=tACC | Tempo de Acesso é o intervalo de tempo entre a aplicação de um novo endereço e a colocação de dados válidos nas saídas. |
| tCO | tempo entre a ativação do sinal seleciona circuito e as saídas irem de Hi-Z para dados válidos. |
| tOD | tempo entre a desabilitação do sinal seleciona circuito e as saídas de dados se tornarem inválidas. |
| tRC | tempo do ciclo de leitura, t0 até t4, enquanto o endereço fica válido. |
Ciclo de Escrita
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| Fig.3 | |||||||||||||||
Uma memória SRAM é o chip MCM6341, organizada com128K x 24palavrasXbits, tensão de alimentação 3.3 V, assíncrona, da Motorola.
 Escolhendo a SRAM AdequadaDeterminar um solução SRAM não é tão simples e fácil como parace ser a primeira vista.Escolher a SRAM correta para um dada aplicação é uma decisão baseada em preço e performance da SRAM.Para encontrar o compromisso associado com a largura de banda deve-se levar em consideração alguns fatores como frequência máxima de operação, latência, temporizações do barramento, entre outros. |
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As Opções ASYNCHRONOUS SRAM
SYNCBURST SRAM
ZERO BUS TURNAROUND(ZBT) SRAM
LATE WRITE SRAM
DOUBLE DATA RATE(DDR) SRAM
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Tecnologia MOS: a célula de memória
é um capacitor de alguns picofarads.
Características
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Desvantagens
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A densidade típica de uma DRAM é
quatro vezes a densidade de uma
SRAM.Enquanto o consumo de potência
de uma DRAM é um sexto a metade do consumo de uma
SRAM.
O custo de armazenamento por bit de uma DRAM
é um quinto a um quarto de uma SRAM.
Estrutura
e Operação de uma DRAM
As memórias RAM dinâmicas
armazenam os 1s e 0s como cargas em pequenos capacitores
CMOS (alguns picofarads). Como estes capacitores tendem a perder cargas
com decorrer do tempo, as DRAMs precisam periodicamente recarregar
as células de memórias(capacitores).Esta operação
é denominada refrescamento(refreshing) de uma DRAM.O
período de refrescamento típico para as DRAMs atuais
varia de 2 a 8ms.
A célula de memória de uma DRAM
é constituída por um
capacitor e circuitos associados
para prover os meios necessários para o refrescamento da célula
de memória.A Fig.4 mostra a representação da célula
de memória de uma
DRAM.
Fig.4
As chaves SW1 a SW4 são MOSFET
que são controladas pelas várias saídas dos decodificadores
de endereços e sinais de leitura/escrita.
| Operação de Escrita: | SW1,
SW2 ON
SW3, SW4 OFF |
| Operação de Leitura: | SW2, SW3, SW4 ON
SW1 OFF |
O
Amplificador Sensor(Sense Amplifier)
compara a tensão da célula com uma tensão de referência
para determinar se o valor lógico armazenado é 0 ou
1,
fornece um valor de tensão de 0 ou 5V na saída de dados.
Esta tensão de saída é ligada à célula
através das chaves SW2 e SW4, e refresca a tensão
do capacitor, carregando-o ou descarregando-o.Ou seja, o dado armazenado
é refrescado cada vez que a célula é lida.
A arquitetura interna de uma DRAM é
mostrada na Fig.5, onde 16.384 células estão arranjadas em
uma matriz 128X128, onde cada célula ocupa uma posição
única em uma linha e em uma coluna dentro da matriz. São
necessários 14 bits de endereços para selecionar uma
célula, os endereços mais baixos
A0
até A6 selecionam a linha e A7
até A13 selecionam a coluna. Esta DRAM
tem uma capacidade igual a 16K x 1 palavrasXbits.
Fig.5
Multiplexação de Endereços
em DRAMs
As
DRAMs são fabricadas em chips
de alta capacidade de armazenamento, requerendo um grande número
de bits de endereços. Para reduzir o número de pinos de endereços
de uma DRAM, os fabricantes empregam a multiplexação de endereços, onde cada pino de entrada pode acomodar dois bits de endereço diferentes.
A DRAM
TMS44100,
4M X 1, Texas Instruments
Diagrama de Blocos
Fig.6
As linhas de endereços são multiplexadas,
então os 22-bits de endereços são apresentados na
entrada de endereços da DRAM em dois blocos de 11-bits que
vão para os registradores de linhas e de colunas: o registrador
de linhas armazena os 11-bits superiores do endereço e o registrador
de colunas armazena os 11-bits inferiores de endereços.
Dois sinais de entrada importantes controlam quando
os bits de endereços são registrados:
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Row Address Strobe | Gatilha o registrador de 11-bits de endereços de linha |
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Column Address Strobe | Gatilha o registrador de 11-bits de endereços de coluna |
Os 22-bits de endereços são aplicados na DRAM em duas etapas através do uso dos sinais 
e 
, ativos BAIXOS, conforme mostra a Fig.7 abaixo.
Fig.7
A DRAM não possui uma entrada de
seleciona circuito(CS-Chip Select). Os sinais
e
realizam a função de seleciona circuito, desde que os dois
sinais devem ser BAIXOS para os decodificadores selecionarem uma célula
para leitura ou escrita.
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Questões
de Revisão
Tente resolver on-line um teste sobre as características das memórias DRAM. |
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